CHIP DESIGN · COURSE

FPGA 工程

把已验证 RTL 推向一个安全配置并测量的可编程器件，同时不混淆证据层。课程从 FPGA 资源、易失配置、精确目标身份、干净工程与可执行约束开始，再发展主时钟与生成时钟、时钟使能、复位释放、引脚与电压契约、异步机械输入、安全输出、块存储与 DSP 推断、定点算术、UART/SPI 风格链路、版本化命令缓冲、综合对账、静态时序、时序收敛、异步 FIFO、片上调试与受控板上实验。综合项目交付版本化命令与遥测系统，具有可移植核心、狭窄板适配、干净重建、五类故障与诚实的无板学习路径。

本课程之前: 已完成使用 SystemVerilog 进行 RTL 设计与功能验证。课程假设掌握可综合 RTL、valid-ready 协议、断言、记分板、时序与 CDC 词汇；只有明确命名的适配实验才需要厂商 FPGA 工具或开发板，开篇不隐藏私人许可证或特定厂商流程。

COURSE FACTSStage, chapters, units, prerequisite, and outcome
第 1 章

可编程结构把逻辑映射到异构资源

目标: 为什么不能承诺恰好一个 BRAM？ 作答时请说明证据层、精确器件或模型、责任约束/资源、故障边界与一个仍未证明的结论。

FPGA 组合查找表、触发器、进位链、块存储器、DSP 单元、时钟网络、I/O 单元、布线与配置存储器，而不是无限门阵列。 FPGA 工程把周期精确 RTL 契约连接到一个已配置可编程器件，但每一步都会增加新的证据边界。仿真解释源码语义；综合推断器件特定网表；实现按约束布局布线资源；比特流生成打包配置；板上实验观察一块特定物理组件、时钟、电压、温度、线缆与仪器设置。某层成功绝不能悄悄证明下一层。

工程契约是：对每个 RTL 模块声明预期资源类别与可接受替代：组合逻辑→LUT/进位，状态→触发器，数组→分布式/块存储，算术→LUT/进位或 DSP。 不变量是：综合报告中每个推断状态元件与主要算术/存储对象都可追溯到书面 RTL 意图。 调用厂商流程前，记录开发板与精确器件、顶层模块、源码与约束版本、工具/版本、IP 身份、时钟/复位假设、I/O 电压与 bank 所有权、参数值、预期资源、时序要求、配置方法，以及回滚或断电流程。保留故障“对数组每一位复位会阻止块 RAM 推断并产生数千触发器，而 RTL 仿真可能不变。”作为有意诊断目标，而不是让绿色摘要掩盖它。

综合报告中每个推断状态元件与主要算术/存储对象都可追溯到书面 RTL 意图。 该不变量只适用于命名源码、约束、器件与证据层；它本身不能建立另一开发板版本、速度等级、电压、温度、工具版本、量产单元或制造 ASIC 的结论。

展开解析参数与生成层次。 在工程第 1 步，把需求映射到精确 RTL 责任方、约束或物理资源、报告对象与可观察检查，再接受该转换。

综合识别布尔、时序、存储与算术模式。 在工程第 2 步，把需求映射到精确 RTL 责任方、约束或物理资源、报告对象与可观察检查，再接受该转换。

技术映射在优化设置下为精确目标器件选择合法资源。 在工程第 3 步，把需求映射到精确 RTL 责任方、约束或物理资源、报告对象与可观察检查，再接受该转换。

预测一个 256×16 同步单端口存储器带寄存输出的资源。 揭示前先预测报告、时序追踪或板上观测，并标明哪些事实来自模型、工具报告、逻辑分析仪、示波器或主机记录。

  1. 容量为 4096 位，访问同步。 在追踪第 1 步，记录时钟/复位 epoch、事务或采样身份、原始位、解释数值、约束/资源责任方、预期观测、实际观测与状态。
  2. 该模式可能兼容小型块 RAM 或分布式存储，取决于目标与指令。 在追踪第 2 步，记录时钟/复位 epoch、事务或采样身份、原始位、解释数值、约束/资源责任方、预期观测、实际观测与状态。
  3. 检查报告中的推断存储类型、深度/宽度、输出寄存器与后备映射。 在追踪第 3 步，记录时钟/复位 epoch、事务或采样身份、原始位、解释数值、约束/资源责任方、预期观测、实际观测与状态。

结果: 预测说明可接受资源类别；只有目标综合报告建立实际选择映射。 只有干净重建复现产物、相关报告与观测符合书面契约、且一个定向变更或边界案例在预期检查器失败后，才接受结果。